华为“韬定律”解“摩尔定律”失效之问

　　华为在半导体赛道扔下一颗“重磅炸弹”。近日，华为半导体业务负责人何庭波在国内学术预印本平台ChinaXiv发表论文，提出以“韬定律”（τ定律）作为“摩尔定律”的继承者，为半导体产业提出下一个10年的演进方向。这是60年来中国企业首次在半导体基础方法论层面提出具有全局意义的原创理论。

　　“摩尔定律”为何走到尽头

　　过去60年，半导体产业一直为一条简单规律所驱动：每隔约两年，芯片上的晶体管数量翻倍，性能提升、成本下降，这就是“摩尔定律”。这条规律不仅是技术规律，更是整个信息产业的商业契约——从手机到数据中心，无数产品的迭代节奏都建立在这一预期之上。

　　然而，这一逻辑在7纳米以下节点开始动摇。晶体管已接近物理极限，继续缩小的代价急剧攀升：最先进的光刻设备EUV折旧成本高昂，一颗2纳米芯片的设计费用已超过10亿美元，而单位晶体管的成本不降反升。对于无法自由获取最先进光刻设备的企业而言，这一约束来得更早、更重。

　　华为在这一约束下工作了6年，在此期间将381颗芯片推向量产。正是这段经历，促使其团队追问一个更根本的问题：“摩尔定律”的本质到底是什么？

　　何庭波给出的回答是：“摩尔定律”从来不是关于晶体管有多小，而是关于信号传递有多快的命题。晶体管变小，是因为小了就快；线路变短，是因为短了延迟就低；集成度提高，是因为数据跨越的边界越少、等待的时间越短。空间上的缩减，始终只是为了达到压缩时间这一目的的手段。

　　既然如此，当这一手段失效，答案不是放弃进步，而是“直接以时间本身作为优化目标”。

　　从“缩小空间”到“压缩时间”

　　“韬定律”将“时间常数τ”定义为统一度量衡，覆盖从单个晶体管的皮秒级开关，到整个数据中心工作负载的秒级响应，跨越12个数量级。每一层的τ都可以通过不同手段压缩，不再局限于缩小晶体管这一条路。

　　通俗来讲，这相当于不再依靠扩建道路来应对早晚交通高峰，而是想办法优化红绿灯、设置潮汐车道、加修高架和地下通道，从而把车速提上来。这一框架的战略意义在于：它为整个半导体产业提供了新思路，竞争优势的来源已从光刻机节点，转移至封装技术、芯片互连、存储带宽与系统架构的综合整合能力。

　　论文给出了两个规模化的工程验证：一是手机芯片。华为在固定制程节点（不依赖更先进光刻）的前提下，通过将芯片电路在垂直方向分层折叠、以超精密键合工艺连接，实现单代晶体管密度提升53%、处理器能效提升41%——这一成果此前需要3年的光刻工艺推进才能达到，而现在通过封装结构创新可在一代内实现。今年量产的麒麟2026芯片，处理器核心频率回升至3.1GHz，预计2029年可突破4GHz。

　　二是AI数据中心。论文揭示，大型AI集群超过80%的能耗来自数据搬运，而非计算本身。华为通过统一互连总线将系统内通信延迟从数十微秒压缩至约100纳秒，相当于压缩到1/500；通过近封装光引擎将芯片间高速互连从铜缆升级为光纤，传输距离从不足1米延伸至100米；通过三维封装重组解决算力扩张与互连带宽之间的结构性矛盾。据此预测，到2035年，AI硬件集成度将实现逾百倍增长。

　　何庭波透露，今年秋季，华为将发布全新麒麟手机芯片，完整采用逻辑折叠技术。据预测，到2031年，基于“韬定律”的高端芯片晶体管密度可达到等效1.4纳米制程水平。

　　补齐系统级EDA短板是关键

　　“韬定律”的提出，在技术层面宣告了一个重要转变：半导体的竞争维度，正从单纯的制程节点之争，拓展为跨芯片、跨封装、跨系统的整合能力之争。这对于在先进光刻方面受到制约的中国产业界而言，既是压力下创新求生的经验总结，也是一条对所有参与者开放的新赛道。

　　值得关注的是，支撑这一新范式落地的关键使能工具——系统级EDA（电子设计自动化）软件，目前在国内仍是薄弱环节。传统EDA工具以单颗芯片为设计边界，而“韬定律”要求的协同优化跨越芯片、封装、电路板乃至整机系统，涉及信号、电源、热、力学等多个物理场的联合分析。

　　在“韬定律”开启的系统集成新时代，补齐系统级EDA这一关键工具短板，是中国半导体产业链实现自主可控的重要一环。

　　（《文汇报》5.26 沈湫莎）